PART1 ALTERA Quartus Ⅱ 설치와 사용
Chapter 01. Quartus Ⅱ 설치
들어가기에 앞서
01_ Quartus Ⅱ Web Edition(v8.0 SP1) 소프트웨어 다운로드
02_ 라이선스 설치
Chapter 02. Quartus Ⅱ의 사용
들어가기에 앞서
01_ 프로젝트 생성
02_ VHDL 컴파일
03_ 시뮬레이션
04_ 디바이스와 핀 할당
05_ FPGA에 다운로드하기
06_ 계층적 프로젝트
PART2 디지털 논리회로의 설계 및 실습
Chapter 03. 조합논리회로의 설계
들어가기에 앞서
01_ 기본 게이트(AND, OR, NOT)의 설계
Lab_01 Quartus II 소프트웨어를 이용한 디지털 논리회로 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
02_ 전가산기
Lab_02 전감산기의 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
03_ 디코더
Lab_03 인코더 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
04_입출력 장치 실습(스위치 인코딩)
Lab_04 7-세그먼트 디코더 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
05 멀티플렉서
Lab_05 디멀티플렉서 설계
VHDL 설계 실습 결과보고서
연습문제
06_ 크기 비교기
Lab_06 수의 정렬 회로 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
07_ n비트 가산/감산기
Lab_07 BCD 가산기의 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
08_ '1' 개수 카운터
Lab_08 Count leading ones
:: VHDL 설계 실습 결과보고서
:: 연습문제
09_ 패리티 발생기 설계
Lab_09 패리티 검사기 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
10_ 리플 가산기 설계
Lab_10 Carry look ahead 가산기 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
Chapter 04. 순차논리회로의 설계
들어가기에 앞서
01_ 간단한 상태도의 구현
Lab_11 클럭의 분주
:: VHDL 설계 실습 결과보고서
:: 연습문제
02_ 레지스터의 표현
Lab_12 병렬-직렬 변환회로
:: VHDL 설계 실습 결과보고서
:: 연습문제
03_ Up-down 카운터
Lab_13 동기식 BCD 카운터 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
04_ 순차검출기
Lab_14 교통신호등 제어기 설계
:: VHDL 설계 실습 결과보고서
:: 연습문제
Chapter 05. 기타 논리회로의 설계
들어가기에 앞서
01_ 동기식 출력회로
02_ 스텝 클럭(펄스) 발생회로
03_ 양방향 버스
Chapter 06. 디지털 시계 설계
들어가기에 앞서
01_ MSL의 설계
02_ DCL의 설계
03_ BSF의 생성과 BDF/Schematic 설계
04_ TL의 설계
05_ AL의 설계
06_ 7-세그먼트 드라이버 설계
07_ 부가적인 기능의 추가
08_ 디지털 시계의 실행
PART3 기본 컴퓨터의 설계
Chapter 07. 기본 컴퓨터의 실행
들어가기에 앞서
01_ 어셈블리 언어 프로그래밍과 실행
02_ 프로그램의 실행
03_ 예제 어셈블리 언어 프로그램
Chapter 08. 컴퓨터 구조 실습
들어가기에 앞서
01_ 레지스터 전달 표현 VHDL 설계
:: 컴퓨터 구조 실습 결과보고서
02_ ALSU의 VHDL 설계
:: 컴퓨터 구조 실습 결과보고서
03_ 마이크로 연산과 제어 함수
:: 컴퓨터 구조 실습 결과보고서
04_ 마이크로 연산의 이해
:: 컴퓨터 구조 실습 결과보고서
05_ 어셈블리 언어 프로그래밍
:: 컴퓨터 구조 실습 결과보고서
06_ 새로운 명령어의 추가
:: 컴퓨터 구조 실습 결과보고서
Chapter 09. 기본 컴퓨터의 설계
들어가기에 앞서
01_ 리셋 회로
02_ 시퀀스 카운터(SC)부
03_ 제어부
04_ 명령어 디코더부
05_ 산술연산부
06_ 레지스터부
07_ 입출력부
08_ 메모리
09_ 레지스터 출력
부록
부록 01_ VHDL Data Types, Operators and Attributes
부록 02_ DigComV32
부록 03_예제 프로그램 명령어 단위 실행 결과
부록 04_ 어셈블러 프로그래밍
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